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目录 6.5 微程序设计技术
6.5.1 微命令编码
1. 直接控制法不编码
2. 字段编码法
3. 混合编码法
编码对比表
6.5.2 微地址的形成方法
1. 计数器法顺序执行
2. 下址字段法显式指定
3. 分支逻辑法条件跳转
4. 多路转移法多分支跳转
地址形成对比表
6.5.3 微指令格式
1. 水平型微指令
2. 垂直型微指令
微指令格式对比表
6.5.4 静态微程序设计与动态微程序设计
1. 静态微程序设计
2. 动态微程序设计
对比表
6.6 流水CPU
6.6.1 指令的执行方式
1. 顺序执行
2. 一次重叠执行
3. 二次重叠执行经典五级流水线
执行方式对比
6.6.2 流水CPU的结构
1. 五级流水线结构
2. 流水段寄存器
3. 流水控制单元
结构示意图
6.6.3 流水线中的主要问题
1. 资源冲突Structural Hazard
2. 数据相关Data Hazard
3. 控制相关Control Hazard
问题与解决对比表
6.6.4 指令级并行技术
1. 超流水线Super Pipeline
2. 超标量Superscalar
3. 超长指令字VLIW
4. 动态调度Dynamic Scheduling
技术对比表
总结 6.5 微程序设计技术
6.5.1 微命令编码
微命令编码是微程序设计中的核心问题目的是通过合理编码减少微指令的长度同时保证控制信号的灵活性。常见的编码方式包括
1. 直接控制法不编码 每个微命令占用一个独立的控制位直接表示是否激活该信号。 优点控制逻辑简单信号生成速度快。 缺点微指令长度大存储资源浪费。 适用场景控制信号数量较少的小型系统。
2. 字段编码法 将互斥的微命令合并为字段通过编码选择其中一个信号。 示例ALU操作类型ADD/SUB/AND/OR可编码为2位字段 00: ADD
01: SUB
10: AND
11: OR 优点显著缩短微指令长度。 缺点需额外译码电路增加硬件复杂度。
3. 混合编码法 结合直接控制与字段编码对高频信号直接控制低频信号编码。 案例某微指令格式 | RegWrite (1位) | ALUOp (2位) | MemCtrl (2位) | RegWrite 直接控制寄存器写使能。 ALUOp 编码选择运算类型。 MemCtrl 编码选择访存操作读/写/无操作。
编码对比表
编码方式微指令长度硬件复杂度灵活性适用场景直接控制长低高简单控制器字段编码短中中通用微程序控制器混合编码中高高复杂指令集系统 6.5.2 微地址的形成方法
微地址决定下一条微指令的位置常见方法包括
1. 计数器法顺序执行 通过微程序计数器μPC自动递增地址。 适用场景无分支的线性微程序段。
2. 下址字段法显式指定 微指令中直接包含下一地址字段。 优点灵活性高支持任意跳转。 缺点增加微指令长度。 案例Intel 8086 的微程序控制器。
3. 分支逻辑法条件跳转 根据条件码如零标志、溢出标志动态生成地址。 实现通过多路选择器选择跳转地址。 示例 if (ZeroFlag) then μPC Address1 else μPC Address2
4. 多路转移法多分支跳转 结合操作码和状态标志生成多路地址。 案例根据操作码映射到不同微程序的入口地址。
地址形成对比表
方法硬件需求灵活性典型应用计数器法低低顺序执行下址字段法中高复杂控制流分支逻辑法高中条件跳转多路转移法高高多指令入口 6.5.3 微指令格式
微指令的格式设计直接影响控制器的效率和复杂度主要分为两类
1. 水平型微指令 控制字段宽包含大量并行微命令。 特点 高并行性单条微指令可激活多个控制信号。 长指令字典型长度为50~200位。 适用场景高性能处理器如CISC架构的x86。
2. 垂直型微指令 控制字段短类似机器指令格式需多次操作完成复杂功能。 特点 低并行性单条微指令仅激活少量信号。 短指令字通常为16~32位。 适用场景嵌入式系统或低功耗设备。
微指令格式对比表
特性水平型微指令垂直型微指令指令长度长50~200位短16~32位并行性高多信号同时激活低信号串行激活硬件复杂度高需复杂译码电路低类似普通指令译码典型应用CISC处理器如x86RISC协处理器如ARM Cortex-M 6.5.4 静态微程序设计与动态微程序设计
1. 静态微程序设计 微程序固化在只读控制存储器ROM中不可修改。 优点稳定性高抗干扰能力强。 缺点无法升级或修复微程序错误。 应用早期计算机如IBM 360。
2. 动态微程序设计 微程序存储在可写控制存储器WCS中允许运行时修改。 优点灵活性高支持指令集扩展或优化。 缺点成本高安全性较低。 应用实验性处理器或需要动态适配的场景如FPGA。
对比表
特性静态微程序设计动态微程序设计存储介质ROMRAM/EPROM可修改性不可修改可动态修改成本低高适用场景量产化商用处理器科研或定制化硬件 6.6 流水CPU
6.6.1 指令的执行方式
流水线通过将指令执行划分为多个阶段并行处理提升CPU吞吐率。
1. 顺序执行 指令按串行方式执行前一条完成后才启动下一条。 缺点资源利用率低吞吐率低。 示例非流水线CPU执行3条指令需 3×515 个时钟周期。
2. 一次重叠执行 将指令分为“取指”和“执行”两阶段相邻指令部分重叠。 示例3条指令需 5 2×(3-1) 9 周期。
3. 二次重叠执行经典五级流水线 划分更多阶段取指、译码、执行、访存、写回实现更高并行度。 示例MIPS五级流水线执行3条指令仅需 5 (3-1) 7 周期。
执行方式对比
方式时钟周期数3条指令吞吐率提升倍数顺序执行151×一次重叠91.67×二次重叠72.14× 6.6.2 流水CPU的结构
流水CPU的核心是通过流水段寄存器分隔各阶段典型结构包括
1. 五级流水线结构 取指IF从指令缓存读取指令。 译码ID解析指令并读取寄存器操作数。 执行EXALU执行计算。 访存MEM访问数据存储器。 写回WB将结果写入寄存器。
2. 流水段寄存器 保存前一阶段的结果供下一阶段使用。 示例IF/ID寄存器存储取指阶段的指令和PC值。
3. 流水控制单元 处理流水线冲突如数据相关、控制相关。
结构示意图 ------- ------- ------- ------- -------
| IF | - | ID | - | EX | - | MEM | - | WB |
------- ------- ------- ------- -------↑ ↑ ↑ ↑ ↑
指令缓存 寄存器堆 ALU 数据缓存 寄存器写回 6.6.3 流水线中的主要问题
1. 资源冲突Structural Hazard 多个流水段争用同一硬件资源如单端口存储器。 解决方法 增加资源副本如双端口存储器。 插入流水线气泡Stall。
2. 数据相关Data Hazard 后续指令需要前一指令的未完成结果。 类型 RAWRead After Write未写入完成即读取。 WARWrite After Read未读取完成即写入罕见。 WAWWrite After Write写入顺序错误罕见。 解决方法 转发Forwarding将结果提前从EX段传递到ID段。 插入气泡强制等待1个周期。
3. 控制相关Control Hazard 分支指令改变程序流导致后续指令无效。 解决方法 分支预测静态预测默认不跳转或动态预测历史记录。 延迟槽Delay Slot填充无关指令到分支指令后。
问题与解决对比表
问题类型原因解决方法资源冲突硬件资源争用增加资源或插入气泡数据相关数据依赖未完成转发技术或插入气泡控制相关分支指令改变程序流分支预测或延迟槽 6.6.4 指令级并行技术
通过挖掘指令间并行性进一步提升流水线效率。
1. 超流水线Super Pipeline 将流水线划分为更多阶段如10级提高时钟频率。 缺点冲突概率增加需更复杂的冲突解决机制。 案例Intel Pentium 4的20级流水线。
2. 超标量Superscalar 每个时钟周期发射多条指令到多个执行单元。 示例同时发射1条整数指令和1条浮点指令。 案例ARM Cortex-A77支持3指令/周期发射。
3. 超长指令字VLIW 编译器静态打包多条独立指令为一条长指令。 优点硬件简单依赖编译器优化。 缺点对编译器要求极高。 案例TI TMS320系列DSP。
4. 动态调度Dynamic Scheduling 硬件动态调整指令执行顺序如Tomasulo算法。 优点无需编译器介入适应运行时变化。 案例现代CPU如Intel Core i7。
技术对比表
技术并行粒度硬件复杂度典型应用超流水线时间高高频CPU超标量空间极高通用处理器超长指令字静态低嵌入式DSP动态调度动态极高高性能服务器CPU 总结
微程序设计技术通过编码优化和动态控制提升灵活性而流水CPU则通过并行化大幅提高吞吐率。两者结合如现代CPU的微程序控制流水线构成了高性能处理器的核心设计思想。未来随着工艺进步3D堆叠、量子计算等新技术可能进一步突破现有架构的瓶颈。
