网站开发课设,国际品牌的广州网页设计,怎么做网站地图导航,seo技术分类时序违例的修复 建立时间违例保持时间违例Buffer 插入位置参考资料 建立时间违例
基本思路是减少数据线的延时、减少 Launch clock line 的延时、增加capture clock line的delay 加强约束#xff0c;重新进行综合#xff0c;对违规的路径进行进一步的优化#xff0c;但是一… 时序违例的修复 建立时间违例保持时间违例Buffer 插入位置参考资料 建立时间违例
基本思路是减少数据线的延时、减少 Launch clock line 的延时、增加capture clock line的delay 加强约束重新进行综合对违规的路径进行进一步的优化但是一般效果可能不是很明显降低时钟的频率但是这个一般是在项目最初的时候决定的这个时候很难再改变 拆分组合逻辑插入寄存器增加流水线这个是常用的方法 优化布局布线减小传输的延时
后端的一些具体方法有
1换速度更快的cell
对绝大多数工艺任何一种标准单元(standardcell)都有不同种速度的Library也就是常说的不同Vt的cell比如HVT, RVT, LVT或者SLVT。其中HVT cell速度最慢SLVT速度最快。而减少data line delay最常用的方法就是更换不同Vt的cell比如HVT的cell换成RVT, LVT或者SLVT
2更换驱动能力更强的cell
在某些timing path中可能会出现因为cell的驱动能力比较弱而产生比较大的delay。这时就可以将这种cell更换成驱动能力更强的cell。比如X2倍的cell更换成X4或者X6的cell。
3将net的layer更换成阻值更低的金属层以减小cell的load和net delay
4useful skew 的方法。实际操作很简单就是在capture register的CK pin插入buffer或者inverter以增加capture clock delay。
保持时间违例
保持时间裕量与建立时间裕量是一对互斥的关系上述可以用于优化建立时间裕量的方法都不能用于优化保持时间裕量大家要注意。
保持时间违例可以通过如下方式解决 在组合逻辑中插入延时buffer或者链路拉长使得数据传输延时变大。 可以在后端调整时钟SKEW使得违例寄存器的时钟SKEW变得更小相对于正SKEW
Buffer 插入位置
修复 hold violations 时插入 buffer 或者 delay cell 的位置是靠近launch端还是capture端还是并无任何要求呢
在逻辑和物理上都应该尽量靠近capture端也就是endpoint。在逻辑上更靠近endpoint能够保证插入的cells只会影响到有violation的path物理上更靠近endpoint能够有效避免 DRV因为修hold时加入的cell普遍驱动能力较弱。
参考资料
STA
