网站布局选择,wordpress do_action 返回值,黑马程序员培训怎么样,网站建设找业主签字模板文章目录 MIG核配置界面多通道AXI读写DDR3MIG核配置界面 Clock Period： DDR3 芯片运行时钟周期，这个参数的范围和 FPGA 的芯片类型以及具体类型的速度等级有关。本实验选择 1250ps，对应 800M，这是本次实验所采用芯片可选的最大频率。注意这个时钟是 MIG IP 核产生，并输出给… 文章目录 MIG核配置界面多通道AXI读写DDR3 MIG核配置界面 Clock Period： DDR3 芯片运行时钟周期，这个参数的范围和 FPGA 的芯片类型以及具体类型的速度等级有关。本实验选择 1250ps，对应 800M，这是本次实验所采用芯片可选的最大频率。注意这个时钟是 MIG IP 核产生，并输出给 DDR3 物理芯片使用的，它关系到 DDR3 芯片具体的运行带宽。本DDR芯片最大可设置1600Mhz。 HY to Controller Clock Ratio： DDR3 物理芯片运行时钟和 MIG IP 核的用户端（FPGA）的时钟之比，一般有 4:1 和 2:1 两个选项，本次实验选 4:1。由于 DDR 芯片的运行时钟是 800Mhz，因此 MIG IP 核的用户时钟（ui_clk）就是 200Mhz。一般来说高速传输的场合选择 4:1，要求低延时的场合选择 2:1。这里还要指出，当 DDR3 时钟选择选择了 350M 到最高的 400M，比例默认只为 4:1，低于 350M 才有 4:1 和 2:1 两个选项。 VCCAUX_IO： 这是 FPGA 高性能 bank
