云浮 网站建设,东莞有什么比较好的网站公司,wordpress jenn 主题,房地产网站模板AXI-Lite 学习笔记 参考 FPGA#xff1a;AXI_Lite总线基础2-1]、第二节 AXI总线介绍、ZYNQ PL与PS交互专题_哔哩哔哩_bilibili AXI-Lite总线系列1 - 基础知识_哔哩哔哩_bilibili AXI4 介绍
AXI4 是ARM公司提出的一种片内总线#xff0c;描述了主从设备之间的数据传输方式。主…AXI-Lite 学习笔记 参考 FPGAAXI_Lite总线基础2-1]、第二节 AXI总线介绍、ZYNQ PL与PS交互专题_哔哩哔哩_bilibili AXI-Lite总线系列1 - 基础知识_哔哩哔哩_bilibili AXI4 介绍
AXI4 是ARM公司提出的一种片内总线描述了主从设备之间的数据传输方式。主要有AXI4_LITE、AXI4_FULL、AXI4_STREAM三种。
AXI4_LITE不支持突发传输一般用于小数据量的IP初始化和嵌入式设备数据传输。AXI4_FULL可称为AXI4支持突发传输突发长度为1~256。AXI4_STREAM流数据丢弃了地址项用于高速数据传输。
AXI_LITE 基础知识
AXI4 中的主从关系
主机发起写请求然后向从机写入数据主机发起读请求然后从从机中读出数据主从机之间的数据传输都是由主机发起从机是被动的可以简单理解为主机是SOC从机是外设。
握手机制 Handshack
使用VALID和READY信号作为控制信号来传输数据只有VALID与READY同时为高的时候才可以正常的发送数据而通常情况下VALID信号用来表示什么时候“地址、数据、和控制信号”是有效的而READY信号则用来表示什么时候从设备准备好采集数据了 VALID发送端准备好了数据开始请求接收端接收READY接收端准备好了可以接收发送端的数据INFOMATION表示发送端请求所携带的数据最终将传输到接收端
对于这三个信号会存在以下三种情况
READY 信号先于VALID 信号高电平T2 时刻READY 信号的拉高代表从设备准备好采样了但T2 时刻VALID 未拉高因此未进行采样而T3 时刻VALID 拉高了完成握手数据传输。 VALID 和READY 信号在T2 时刻同时为高电平数据有效的同时也可以进行采样在T2 时刻的上升沿采样到正确数据握手正确再往后二者都拉低数据进行了正确传输。 READY 信号晚于VALID 信号高电平表明数据先正确然后READY拉高表明可以进行采样T3时刻进行了采样完成握手再往后二者信号都拉低数据传输。 此外协议规定“VALID 信号一旦拉高除非READY 信号拉高接收数据完成不会主动变低”。 总结只要主从机之间发生数据传输就会发生“握手”过程。 Channel 通道
数据传输通过Channel 的概念来实现Channel 包含握手机制握手完成即VALID、READY 信号同时为高表示一次数据传输。
AXI_LITE 中有五个通道读的地址、读的数据、写的地址、写的数据、写响应 可以看到特点为读写分离读无响应
AXI_LITE 信号组成
AXI_LITE数据传输所需要的信号主要有以下四类
ClockResetADDRESSDATA传输可靠性信号
AXI_LITE 信号端口
全局信号 读地址通道 地址的位宽一般根据存储的大小制定
读数据通道 AXI_LITE 支持RDATA 位宽32bit or 64bit
写地址通道 地址的位宽一般根据存储的大小制定
写数据通道 AXI_LITE 支持WDATA 位宽32bit or 64bitWSTRB表示写入的数据掩码如下WSTRB为0011表示byte0 byte1 为有效的字节byte3 byte2 为无效的字节无效字节将不会写入。 写响应通道 BRESP 和 RRESP 信号
BRESP[1:0]RRESP[1:0]Response0b00OKAY0b01EXOKAYAXI_LITE 不支持0b10SLVERRSlave Error0b11DECERR
AXI_LITE 读写过程
读操作 首先读地址通道 (Read Address Channel) 从主设备 (Master) 发送到从设备 (Slave)以便设置地址和部分控制信号。然后此地址的数据通过读数据通道 (Read data channel) 从从设备发送到主设备。
两个操作是有前后顺序的。 注意而AXI4-Lite是不支持突发burst的一次交互只有一次数据传输上图是AXI_FULL的突发传输。 写操作 写地址通道写地址通道 (Write Address Channel) 从主设备发送到从设备以便设置地址和部分控制信号。写数据通道此地址的数据通过写数据通道 (Write data channel) 从主设备发射到从设备。写响应通道写入响应通过写响应通道 (Write Response Channel) 从从设备发送到主设备以指示传输是否成功 注意而AXI4-Lite是不支持突发burst的一次交互只有一次数据传输上图是AXI_FULL的突发传输。 三个操作是有三种时序情况的主要是写地址和写数据的先后顺序
写地址比写数据先发送写地址比写数据晚发送写地址和写数据同时发送
一般常见第3种顺序模式
