江苏建设部官方网站,ppt模板下载免费版百度云,joomla! 1.5 网站建设基础教程 :宁皓网,网页界面设计分辨率密度电子技术——CMOS反相器 在本节#xff0c;我们深入学习CMOS反相器。
电路原理
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电路原理
下图是我们要研究的CMOS反相器的原理图 下图展示了当输入 vIVDDv_I V_{DD}vIVDD 时的 iD−vDSi_D-v_{DS}iD−vDS 曲线 我们把 QNQ_NQN 当做是驱动源而 QPQ_PQP 作为负载我们在图像上叠加关于 QPQ_PQP 在 vSGP0v_{SGP} 0vSGP0 的负载曲线。因为 vSGP∣Vt∣v_{SGP} |V_t|vSGP∣Vt∣ 因此负载曲线是一条零电流的水平直线。两个曲线的交点就是我们的工作点我们发现此时电流为零输出电压为零。同样意味着此时耗散功率为零。然而工作点处在曲线 iD−vDSi_D-v_{DS}iD−vDS 的上升处具有有限的斜率因此 QNQ_NQN 对外表现出有限的阻抗如图©
rDSN1/[kn′(WL)n(VDD−Vtn)]r_{DSN} 1 / [k_n(\frac{W}{L})_n (V_{DD} - V_{tn})] rDSN1/[kn′(LW)n(VDD−Vtn)]
另外一种情况当输入 vI0v_I 0vI0 的时候如图 因为 vGSN0v_{GSN} 0vGSN0 此时驱动曲线是一条零电流的直线此时负载曲线是 vSGPVDDv_{SGP} V_{DD}vSGPVDD 的曲线。我们发现此时交点在零电流输出电压为 vOVDDv_O V_{DD}vOVDD 。耗散功率为零。同样的QPQ_PQP 表现出有限的阻抗
rDSP1/[kp′(WL)p(VDD−∣Vtp∣)]r_{DSP} 1 / [k_p (\frac{W}{L})_p (V_{DD} - |V_{tp}|)] rDSP1/[kp′(LW)p(VDD−∣Vtp∣)]
虽然静态电流为零这种CMOS反相器可以提供较大的负载能力。例如负载是容性负载的时候当 QNQ_NQN 导通的时候由于其较小的开关阻抗可以提供一个较短的对地回路可以使得容性负载迅速泄放电荷拉低电位因此 QNQ_NQN 称为下拉元件。同样的当 QPQ_PQP 导通的时候由于其较小的开关阻抗可以提供一个较短的对电压通路可以使得容性负载迅速充满电荷拉高电位因此 QPQ_PQP 称为上拉元件。
根据上面的讨论CMOS反相器作为理想的反相器
输出电压的范围在 0−VDD0-V_{DD}0−VDD 电压压摆达到最大。同时两个MOS可以进行匹配使得提供一个对称的电压传导特性具有较宽的噪声容限。静态功率为零这是因为电压源和地直接没有直接的DC回路。对地和电压都是低阻抗路径较低的输出阻抗使得反相器具有较高的驱动能力以及实现电气功能与元件参数无关提高噪声和其他干扰的容忍性。上拉的下拉元件使得电路的翻转速度更快对于容性负载具有较高的驱动能力。输入阻抗为无穷大。所以CMOS反相器可以驱动大量同样的CMOS反相器而不造成电压水平损失。当然增加被驱动元件的数量就意味着增加了容性负载这会降低电平的翻转速度。
电压传导特性
通过联立两个曲线我们可以绘制出CMOS反相器的电压传导特性曲线这里给出驱动和负载方程
iDNkn′(WL)n[(vI−Vtn)vO−12vO2],vO≤vI−Vtni_{DN} k_n(\frac{W}{L})_n [(v_I - V_{tn})v_O - \frac{1}{2}v_O^2], v_O \le v_I - V_{tn} iDNkn′(LW)n[(vI−Vtn)vO−21vO2],vO≤vI−Vtn
iDN12kn′(WL)n(vI−Vtn)2,vO≥vI−Vtni_{DN} \frac{1}{2}k_n (\frac{W}{L})_n (v_I - V_{tn})^2, v_O \ge v_I - V_{tn} iDN21kn′(LW)n(vI−Vtn)2,vO≥vI−Vtn
iDPkp′(WL)p[(VDD−vI−∣Vtp∣)(VDD−vO)−12(VDD−vO)2],vO≥vI∣Vtp∣i_{DP} k_p (\frac{W}{L})_p [(V_{DD} - v_I - |V_{tp}|)(V_{DD} - v_O) - \frac{1}{2}(V_{DD} - v_O)^2], v_O \ge v_I |V_{tp}| iDPkp′(LW)p[(VDD−vI−∣Vtp∣)(VDD−vO)−21(VDD−vO)2],vO≥vI∣Vtp∣
iDP12kp′(WL)p(VDD−vI−∣Vtp∣)2,vO≤vI∣Vtp∣i_{DP} \frac{1}{2} k_p (\frac{W}{L})_p(V_{DD} - v_I - |V_{tp}|)^2, v_O \le v_I |V_{tp}| iDP21kp′(LW)p(VDD−vI−∣Vtp∣)2,vO≤vI∣Vtp∣
通常电路设计者通常将阈值电压设计为 Vtn∣Vtp∣VtV_{tn} |V_{tp}| V_tVtn∣Vtp∣Vt 。同样尽管并不总是这样我们也假设两个MOS完全匹配即 kn′(W/L)nkp′(W/L)pk_n(W/L)_n k_p(W/L)_pkn′(W/L)nkp′(W/L)p 。因为存在电子速率差异当两个MOS具有相同的长度的时候其宽度满足
WpWnμnμp\frac{W_p}{W_n} \frac{\mu_n}{\mu_p} WnWpμpμn
此时电路具有对称的传递特性以及相同的负载驱动能力。电压传导特性如图 其中BC段为MOS的放大器区因为我们忽略了沟道宽度调制效应因此在BC端具有无限大的增益。由于电路的对称性传导中点发生在 VMVDD/2V_M V_{DD} / 2VMVDD/2 的地方上下边界点为 vO(B)VDD/2Vtv_O(B) V_{DD} / 2 V_tvO(B)VDD/2Vt QPQ_PQP 进入三极管区 以及 vO(C)VDD/2−Vtv_O(C) V_{DD} / 2 -V_tvO(C)VDD/2−VtQNQ_NQN 进入三极管区。
为了决定点 VIHV_{IH}VIH 的位置我们注意到此时 QNQ_NQN 进入三极管区通过电流相等我们联立方程
(vI−Vt)vO−12vO212(VDD−vI−Vt)2(v_I - V_t)v_O - \frac{1}{2} v_O^2 \frac{1}{2} (V_{DD} - v_I - V_t)^2 (vI−Vt)vO−21vO221(VDD−vI−Vt)2
对 vOv_OvO 求导可得
(vI−Vt)dvOdvIvO−vOdvOdvI−(VDD−vI−Vt)(v_I - V_t) \frac{dv_O}{dv_I} v_O - v_O \frac{dv_O}{dv_I} -(V_{DD} - v_I - V_t) (vI−Vt)dvIdvOvO−vOdvIdvO−(VDD−vI−Vt)
带入 vIVIHv_I V_{IH}vIVIH 以及 dvOdvI−1\frac{dv_O}{dv_I} -1dvIdvO−1 我们得到
vOVIH−VDD2v_O V_{IH} - \frac{V_{DD}}{2} vOVIH−2VDD
带入 vIVIHv_I V_{IH}vIVIH 得到 vOv_OvO 带回上式得到
VIH18(5VDD−2Vt)V_{IH} \frac{1}{8} (5V_{DD} - 2V_t) VIH81(5VDD−2Vt)
同样的做法我们得到
VIL18(3VDD2Vt)V_{IL} \frac{1}{8} (3V_{DD} 2V_t) VIL81(3VDD2Vt)
可以计算出噪声容限
NMHVOH−VIH18(3VDD2Vt)NM_H V_{OH} - V_{IH} \frac{1}{8}(3V_{DD} 2V_t) NMHVOH−VIH81(3VDD2Vt)
NMLVIL−VOL18(3VDD2Vt)NM_L V_{IL} - V_{OL} \frac{1}{8}(3V_{DD} 2V_t) NMLVIL−VOL81(3VDD2Vt)
正如期望的那样若两个MOS完全一样则此时传导特性完全对称。
MOS不完全匹配的情况
若我们想使得MOS完全匹配那么PMOS器件的尺寸就要是NMOS尺寸的3到4倍。这会导致更大的硅区域。一方面浪费了一些硅区域为器件小型化造成了不利条件另一方面增加了器件的容性阻抗增加了CMOS反相器的时间延迟。因此通常情况下MOS是不完全匹配。
首先我们推导不完全匹配下的M点因为两个MOS都工作在饱和区因此带入 vIvOVMv_I v_O V_MvIvOVM 我们得到
VMr(VDD−∣Vtp∣)Vtnr1V_M \frac{r(V_{DD} - |V_{tp}|) V_{tn}}{r 1} VMr1r(VDD−∣Vtp∣)Vtn
这里
rkpknμpWpμnWnr \sqrt{\frac{k_p}{k_n}} \sqrt{\frac{\mu_p W_p}{\mu_n W_n}} rknkpμnWnμpWp
这里我们让 LLL 的长度相同通常是在指定工艺下的最小精度值注意到当MOS完全匹配的时候此时 r1r 1r1 。对于 ∣Vtp∣Vtn|V_{tp}| V_{tn}∣Vtp∣Vtn 并且 r1r 1r1 产生 VMVDD/2V_M V_{DD} / 2VMVDD/2 。对于给定 VDDV_{DD}VDD 和 VtnV_{tn}Vtn 以及 VtpV_{tp}Vtp 则 VMV_MVM 是一个和工艺参数 rrr 相关的函数。例如在0.18um工艺下 我们可以总结关键两点
VMV_MVM 随着 rrr 的增大而增大。因此让 kpknk_p k_nkpkn 则 VMV_MVM 向 VDDV_{DD}VDD 偏移让 kpknk_p k_nkpkn 则 VMV_MVM 向 000 偏移。VMV_MVM 并不是与 rrr 强相关例如让 rrr 降低两倍则 VMV_MVM 降低0.13V。
第2条告诉我们若我们能够接受极小的 NMLNM_LNML 减小和 VMV_MVM 点偏移我们可以不让MOS完全匹配从而提高器件性能等等。
