福建响应式网站制作,网站商务方案,做防伪的网站,怎样建网站?景芯A72做完布局布线之后导出GDS#xff0c;然后进行GDS merge#xff0c;然后用Calibre对Layout添加Dummy。在28nm以及之前的工艺中#xff0c;Dummy metal对Timing的影响不是很大#xff0c;当然Star RC也提供了相应的解决方案#xff0c;可以考虑Dummy metal来抽取RC。…景芯A72做完布局布线之后导出GDS然后进行GDS merge然后用Calibre对Layout添加Dummy。在28nm以及之前的工艺中Dummy metal对Timing的影响不是很大当然Star RC也提供了相应的解决方案可以考虑Dummy metal来抽取RC。但是12nm、7nm、5nm等先进工艺必须考虑dummy对timing的影响。
为什么添加dummy?
版图metal/poly/AA和via等有density的要求添加dummy是出于良率的考量是为了减少废片/降低成本。比如金属密度不一致会导致高低不平机械研磨平坦化的时候密度过大的地方会把不想磨掉的磨掉密度小的地方想磨掉的又磨不掉PO和OD也会有密度要求制程越小密度问题越明显。另外添加dummy后在化学蚀刻时可以使得金属腐蚀得更均匀保护走线不被过度腐蚀而断掉。此外bonding的时候如果bonding区域和旁边金属密度相差过大可能会把芯片打裂。
景芯2.5GHz A72用Calibre基于layout merge之后的GDS来添加Dummy(包括metal, via, poly, AA等)的流程。命令如下 生成文件 添加tf等文件后 然后我们merger dummy具体脚本参见景芯服务器其中几个option如下 未完待续下一篇接着聊。 “2.5GHz频率 hierarchy DVFS低功耗A72培训” 一. 培训内容
2.5GHz hierarchy DVFS低功耗 A72实战 项目规模315万instance2000万Gate count。 工具有VCS/Fusion Compiler/VCLP 工具有innovus/Starrc/PT/Voltus/formality/LEC/Calibre 更详细的培训内容参见本文末尾
二. 培训形式 录播文档上机实践一对一答疑真实项目flow VPN远程连接景芯服务器随时随地、随到随学 景芯合伙人教师皆为10年以上资深大佬! 景芯合伙人不仅提供真实项目培训也提供设计外包、design service 支持对公,可开培训、技术服务发票 三. 课程教学时间 教学时间3个月续期直接6折。 四. 适合的对象 追求业界顶尖后端项目能力的后端工程师 初级、中级后端工程师的进阶 前端设计/验证人员全栈芯片工程师之路 在校研究生、本科生同学超越同龄人的法宝 Layout版图工程师 转行的学员朋友 五. 报名方式 关注公众号全栈芯片工程师后台私信小编。 六. 价格 原价15000元现价6999元 转发朋友圈、IC微信群立减100元 两人以上组团报名每人减500元 报名截止时间2024年3月31日 01 2.5GHz 12nm DVFS A72后端实战 本培训项目是真实项目低功耗hierarchy UPF设计价格是知名机构的1/3全网最低价。DVFS hierarchy低功耗A72后端实战内容简介如下
1 根据低功耗需求编写UPF验证UPF
掌握hierarchy UPF文件编写掌握Flatten UPF文件编写。
本项目采用hierarchy UPF方式划分了7个power domain、voltage domain指定power switch cell其中包括SWITCH TRICKLE、SWITCH HAMMER。掌握低功耗cell的用法选择合适的isolation cell、level shifter等低功耗cell。 掌握Power gatingClock gating设计技术。
掌握Multi-VT设计技术本项目时钟树都是ULVT动态功耗小skew小。
掌握DVFS技术ss0p9 2.5GHz、ss0p72 2.0GHz,其中sram不支持ss0p63。要做ss0p63的话给sram vddm单独一个0p7v的电源即可。
掌握multibit cell的用法本项目CPU里面的mb高达95%选择合适的multibit cell得到超高的CPU利用率。INNOVUS里面一般不做mb的merge和split。所以前后一样的一般综合做multibit的merge split。 2 根据top floorplan def进行CPU子系统的partition以及pin assignment。
Top的Power stripe的规划及其push down。
SpecifyBlackBox将CPU core镜像partition。
手动manual cut the BlackBox的方法掌握复杂的floorplan设计方法经验。
VerifyPowerDomain检查低功耗划分以及UPF的正确性。
Pin assignment根据timing的需求进行合理的pin脚排布并解决congestion问题。
掌握Timing budget。
掌握利用Mixplace实战CPU的自动floorplan掌握AI的floorplan方法学。 3 掌握Fusion compiler DCG利用fusion compiler来完成DCG综合进一步优化timing与congestion。
4 掌握hierarchy ICG的设计方法学实战关键ICG的设置与否对timing的重大影响。
5 掌握Stapling技术实战power switch cell的布局和特殊走线的方法学掌握CPU子系统的powerplan规划及实现保证CPU子系统和顶层PG的alignment。
6 掌握CPU子系统和TOP的时序接口优化。掌握TOP isolation cell的placement以及isolation cell input电学特性检查。
7 掌握TOP和CPU子系统的clock tree Balance优化处理common clock path处理。时钟树结构trace和时钟树评价。
8 DRC/LVS
CPU子系统的DRC/LVS检查
TOP系统的DRC/LVS检查
Hierarchy Flatten LVS检查原理及实现方法
9 静态时序分析IR-Drop
DMSA flow
根据Foundry的SODsignoff doc的Timing signoff标准建立PT环境。
Star RC寄生抽取及相关项检查
Timing exception分析包括set_false_path、set_multicyle_path解析。
PT timing signoff的Hierarchical和Flatten Timing检查
PT和PR timing的差异分析、Dummy insertion和with dummy的Timing分析
IR-Drop分析 Stampling打起来真是高级手工艺术全网唯一 FlowPartition Flow 时钟结构分析 复位结构分析 12nm 2.5GHz的A72实战训练营需要特别设置LatencyTOP结构如下参加过景芯SoC全流程训练营的同学都知道CRG部分我们会手动例化ICG来控制时钟具体实现参见40nm景芯SoC全流程训练项目本文介绍下12nm 2.5GHz的A72实战训练营的Latency背景欢迎加入实战。 时钟传播延迟Latency通常也被称为插入延迟insertion delay。它可以分为两个部分时钟源插入延迟source latency和时钟网络延迟Network latency)。 大部分训练营同学表示平时都直接将Latency设置为0了那latency值有什么用呢其实这相当于一个target值CTS的engine会根据你设置的latency值来插入buffer来实现你的latency target值。 下图分为1st Level ICG和2nd Level ICG请问这些ICG为什么要分为两层
请问为什么不全部把Latency设置为02nd Level ICG的latency应该设置为多少呢 latency大小直接影响clock skew的计算。时钟树是以平衡为目的假设对一个root和sink设置了400ps的latency值那么对另外的sink而言就算没有给定latency值CTS为了得到较小的skew也会将另外的sink做成400ps的latency。请问为何要做短时钟树因为过大的latency值会受到OCV和PVT等因素的影响较大并有time derate的存在。 分享个例子比如Cortex-A72低功耗设计DBG domain的isolation为何用VDDS_maia_noncpu供电而不是TOP的VDD 答因为dbg的上一级是noncpunoncpu下面分成dbg和两个tbnk。 再分享个例子比如Cortex-A72低功耗设计这个switch cell是双开关吗答不是之所以分trickle和hammer是为了解决hash current大电流先开trickle然后再开hammer。 再分享个例子比如Cortex-A72进阶版本课程的低功耗例子请问如果iso cell输出都要放parent输入放self那么下面-applies_to_outputs对应的-location为何是self? 答这个需要了解CPU的内部设计架构tbnk掉电 VDDS_maia_noncpu也必然掉电pst如下所以-applies_to_outputs对应的-location是可以的那么注意下debug domain呢 实际上没有tbnk到debug domain的信号因此脚本如下 再分享个例子比如Cortex-A72进阶版本课程的低功耗例子为何non_cpu的SRAM的VDD VDDM都接的可关闭电源SRAM的VDD VDDM分别是常开、和retention电源吧 答本来是VDDM作为retention电源设计的VDD关掉后 VDDM可以供电作为retention使用但是此处没有去做memory的双电源sram当成单电源使用不然sram无法彻底断电。 再分享个例子比如Cortex-A72基础版课程有学员的Cortex-A72 maia_cpu LVS通过, 但是MAIA顶层LVS比对不过我们来定位一下。
以FE_OFN4326_cfgend_cpu1_o为例点击下图FE_OFN4326_cfgend_cpu1_o 找到calibredrv错误坐标1949,139
对应到innovus去看坐标1949,139
看到maia_cpu的pin脚过于密集造成顶层连接pin脚时候会无法绕线从而导致innovus从maia_cpu上面走线形成short。尽管maia_cpu带了blockage但是invs没有足够的连接pin的routing resource也就只能在maia_cpu上面去try了。 修改办法很简单具体操作option参见知识星球。 保存db重新LVS比对通过。 02
28nm Cortex-A7后端实战 此外我们提供全网最低价的28nm A7后端设计价格惊喜打垮动辄1.5w-2.5w的后端培训价格 我们再来对比下A72与A7的资源。A72 Gate数目是A7的13倍如果都采用28nm制程A72的面积应该是1180790um^2实际A72采用12nm制程面积是486100um^21180790/4861002.4符合摩尔定律。
Cortex-A7单核
Gates240291 Cells118421
Cortex-A72单核
Gates3125649 Cells1207766 28nm Cortex-A7单核
Area90830.1 um^2
12nm Cortex-A72单核
Area486100.9 um^2 28nm A7后端设计课程采用的全国最低价格来推广本文不做过多介绍本文重点介绍下先进的12nm A72进阶版本课程。 03 12nm Cortex-A72—DFT实战 开发完成全国最低价 04 景芯SoC—全芯片UPF后端实战 景芯SoC培训的全芯片UPF低功耗设计(含DFT设计) 景芯SoC训练营培训项目低功耗设计前功耗为27.9mW。 低功耗设计后功耗为0.285mW功耗降低98.9% 7天冲刺PR训练营有同学问如何给IO添加PAD请思考景芯SoC的IO和PAD如何实现最佳 7天冲刺PR训练营有同学问同样的floorplan有些同学很快跑完有些同学则遇到大量DRC问题EDA工具不停iteration导致工具始终无法跑完具体什么问题呢 首先小编发现该同学的stripe把TM2定义为了horizontal而熟悉景芯工艺的同学知道TM2的preference direction是VERTICAL。 查询景芯的lef库文件也可以确认 用错方向有多大影响呢大家上景芯SoC的后端flow实践一下吧实践出真知。 7天冲刺PR训练营有同学问为啥PR花了一天一夜24个小时完成布线还大量DRC错误小编已经将设计规模尽可能减小以加速PR设计实际上2小时就可以跑完routing为何这么慢原因就是低功耗单元的走线。具体原因及解决办法欢迎加入景芯训练营讨论。 其错误主要集中在M4上请思考如何解决。 7天冲刺PR训练营有同学问power switch cell的secondPG pin(VDDG)从M1接出的而不是M2, 请思考有什么问题如何解决 7天冲刺PR训练营有同学问景芯SoC培训营同学遇到Corner Pad LVS不过怎么处理 完成景芯SoC培训的前端设计仿真、DFT后我们来到后端flow本教程教你一键式跑完数字后端flow。 生成脚本命令如下
tclsh ./SCRIPTS/gen_flow.tcl -m flat all 生成flow脚本之前需要配置setup.tcl等相关参数具体参见【全网唯一】【全栈芯片工程师】提供自研的景芯SoC前端工程、DFT工程、后端工程带你从算法、前端、DFT到后端全流程参与SoC项目设计。 景芯SoC训练营的同学问为何innovus读取做好的floorplan def文件报Error? 首先看log: Reading floorplan file - ./data_in/DIGITAL_TOP.def (mem 1595.0M).
#% Begin Load floorplan data ... (date10/23 22:38:01, mem1579.3M)
**ERROR: (IMPFP-710): File version unknown is too old. 以前EDI的时期我们可以通过定义fp_file的方式来加载floorplan
set vars(fp_file) ./data_in/DIGITAL_TOP.def 但是现在innovus升级并放弃了fp_file的加载方式当然也可以用老版本的EDI9.1及以前版本来加入fp_file然后转存为新版本这方式明显没有必要。正如下log提示所说检查log是非常好的工程师习惯。 Input floorplan file is too old and is not supported in EDI 10.1 and newer.
You can use EDI 9.1 and before to read it in, then save again to create new version. 小编的直觉告诉我先去看看同学保存的def文件是哪个def版本? 同学保存方式如下 那么请问如何解决请大家加入景芯训练营实践。
景芯SoC用了很多异步FIFO关注异步RTL实现的同学可以抓取异步FIFO出来看一下版图连线 查看下所有异步FIFO cell的面积
dbget [dbget top.insts.pstatus unplaced -p].area
查下所有异步FIFO的cell的名字
dbget [dbget top.insts.pstatus unplaced -p].name
那么怎么抓出异步路径来观察版图走线呢如何让report_timing呢更多内容参见知识星球和SoC训练营。
