网站制作公司交接网站,企业网站备案密码怎么找回,wordpress 颜色插件下载,学校微网站模板目录 数字频率计的设计
1.计数、锁存与显示译码电路设计
2.主控电路设计
3.分频电路设计
4.顶层电路设计
伪随机序列发生器 的设计 数字频率计的设计
基于HDL设计数字系统时#xff0c;可以根据需要应用Verilog HDL描述所需要的功能电路#xff0c;既有利于节约资源可以根据需要应用Verilog HDL描述所需要的功能电路既有利于节约资源同时又有利于提高系统的性能和可靠性。 本节仍以设计能够测量1Hz~100MHz信号频率的数字频率计为目标讲述基于Verilog HDL的设计方法。频率计应用8位数码管显示频率值要求测量误差不大于±1Hz。
1.计数、锁存与显示译码电路设计 描述只具有异步清零、计数允许控制和进位链接功能的同步十进制计数器的Verilog代码参考如下
module HC160s(clk,rd_n,ep,et,q,co); input clk;input rd_n,ep,et;output reg [3:0] q;output wire co;// 进位逻辑assign co (( q 4b1001 ) et ); // 计数过程always ( posedge clk or negedge rd_n ) if ( !rd_n ) q 4b0000;else if ( ep et )if ( q 4b1001 ) q 4b0000; else q q 1b1; endmodule为了节约FPGA资源可以简化掉CD4511的灯测试和灭灯功能只保留锁存功能同时将显示译码器的输出设计为低电平有效以适应驱动DE2-115开发板上共阳数码管的需要。
2.主控电路设计 主控电路用于产生周期性的清零信号、闸门信号和显示刷新信号。基于HDL设计时可以根据功能要求直接描述主控电路。 module freqer_ctrl ( clk, clr_n, cnten, dispen_n );input clk; // 8Hzoutput reg clr_n; // 计数器清零信号output reg cnten; // 闸门信号output reg dispen_n; // 显示刷新信号,低电平有效// 计数器状态变量定义reg [3:0] q; // 10进制计数逻辑always ( posedge clk ) if (q 4b1001) q 4b0000;elseq q 1b1;// 译码输出always ( q ) case ( q ) 4b0000 : begin clr_n 0; cnten 0; dispen_n 1; end4b0001 : begin clr_n 1; cnten 1; dispen_n 1; end4b0010 : begin clr_n 1; cnten 1; dispen_n 1; end4b0011 : begin clr_n 1; cnten 1; dispen_n 1; end4b0100 : begin clr_n 1; cnten 1; dispen_n 1; end4b0101 : begin clr_n 1; cnten 1; dispen_n 1; end4b0110 : begin clr_n 1; cnten 1; dispen_n 1; end4b0111 : begin clr_n 1; cnten 1; dispen_n 1; end4b1000 : begin clr_n 1; cnten 1; dispen_n 1; end4b1001 : begin clr_n 1; cnten 0; dispen_n 0; enddefault: begin clr_n 1; cnten 0; dispen_n 1; endendcaseendmodule3.分频电路设计 将DE2-115开发板所用的50MHz晶振分频为8Hz需要用分频系数为50×106/86250000的分频器。应用偶分频器实现。
4.顶层电路设计 频率计顶层电路既可以应用原理图进行设计也可以应用Verilog HDL进行例化描述。
伪随机序列发生器 的设计 在数字系统中伪随机序列pseudo-random sequence是指具有随机统计特性重复产生的确定性二值序列。伪随机序列在雷达、数字通信、信息安全以及通信系统性能测试等领域有着广泛的应用。 伪随机序列通常由移位寄存器附加反馈网络产生可分为线性反馈移位寄存器( Linear Feedback Shift Register简称LFSR )和非线性反馈移位寄存器两大类。由LFSR产生的最大长度二值序列称为m序列。n级LFSR产生的m序列长度为 2n-1是除全0状态之外的所有状态。m序列因其理论成熟实现简单因而获得了广泛的应用。 如果n级LFSR序列的特征多项式f(x)满足以下三个条件(1) f(x)是既约的,即f(x)不能再分解为多项式(2 )f(x)可整除xm1,其中m2n-1(3) f(x)除不尽xq1其中qm则f(x)为本原多项式。 对于7级LFSR序列取反馈系数c1和c7同时为1或者c3和c7为同时1时可以产生127位的m序列对于12级LFSR取反馈系数c1、c4、c5和c12同时为1时可以产生4095位的m序列。 // 定义循环变量integer i,j;// 时序逻辑过程生成m序列输出位always ( posedge clk or negedge rst_n ) if ( !rst_n ) beginmCode_reg LFSR_INIT_STATE;mCode_bit 1b0;endelse beginmCode_reg[1] polydat;for ( i1; i mCode_LFSR_LEN-1; i i1 )mCode_reg[i1] mCode_reg[i];mCode_bit mCode_reg[mCode_LFSR_LEN];end// 组合过程根据特征多项式确定反馈值always * for ( j mCode_LFSR_LEN; j 1; j j-1 ) if ( j mCode_LFSR_LEN )polydat mCode_reg[j];else if ( polynomial[j] )polydat polydat ^ mCode_reg[j]; // m序列输出assign mCode_out mCode_bit;
endmodule要求m序列的数据率为10~100kbps、按10kbps步进可调时可应用分频器通过切换分频器的分频系数或者应用DDS实现。
