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一、实验目的
1.掌握多层电路在 QuartusII 集成开发环境中的实现#xff1b; 2.熟练掌握基于 QuartusII 集成开发环境的组合逻辑电路设计流程#xff1b; 3.掌握基于 QuartusII 集成开发环境的时序逻辑电路设计流程#xff1b; 4.理解有限状态机设计…EDA-课程设计-电子闹钟
一、实验目的
1.掌握多层电路在 QuartusII 集成开发环境中的实现 2.熟练掌握基于 QuartusII 集成开发环境的组合逻辑电路设计流程 3.掌握基于 QuartusII 集成开发环境的时序逻辑电路设计流程 4.理解有限状态机设计的基本原理 5.掌握采用有限状态机设计电路的方法 6.掌握有限状态机的 VerilogHDL 实现 7.熟练开发板的使用 8.锻炼综合设计电路能力。
二、实验任务及要求
基本功能正常时间显示闹钟时间显示闹钟触发。
三、实验原理和步骤
3.1 功能介绍
FPGA 实现电子闹钟。具有的功能为
基础功能 1)正常时间的显示。 2)闹钟时间的显示。 3)闹钟触发设计功能 1)手动调整当前时间。 2)手动设置闹钟时间。 3)闹钟触发时LED会呈花式闪烁闪烁时间为一分钟。 4)秒表功能可以选择正向计时或者倒计时。 5)温度显示功能可以根据时间的变化显示不同的温度。
3.2 设计思路
对本次设计所需要的彩灯、七段数码管、开关、和按键进行一个汇总并提前查阅其各自的管脚进行分配。对于彩灯选取8个作为闹钟触发时闪烁用选取6个七段数码管每两个显示时或分或秒剩余两个表示温度选取15个开关每五个对应时、分、秒的设置再用两个开关用于手动设置现在时间和闹钟时间4个按键一个表示计时显示按键一个表示设置正计时一个设置倒计时一个用于启动计时。用偶数分频的方法设计出来一个1s的时钟用于后面的时间显示以及状态转移的持续时间。设计时分秒的显示。设计温度的显示。用有限状态机的设计方法进行8路彩灯的显示。设计正常时间运行的模块设计设置闹钟时间的模块设计调整现在时间的模型设计正计时和倒计时模块
3.3 模块结构
模块一设计1s的时钟信号。模块二正常时间显示模块。模块三设置闹钟时间与闹钟触发。模块四手动调整时间。模块五时间显示模型。模块六闹钟触发的8路彩灯显示。模块七计时模块。模块八温度显示模块。
四、代码
主模块
module syks(clk,set1,set2,JS3,JS2,JS1,JS0,in_S,in_F,in_M,out_S,out_F,out_M,out_LED,out_WD);
(*chip_pin Y2*) input clk;
(*chip_pin AC27*) input set1;
(*chip_pin AC28*) input set2;
(*chip_pin R24*) input JS3;
(*chip_pin N21*) input JS2;
(*chip_pin M21*) input JS1;
(*chip_pin M23*) input JS0;
(*chip_pin Y23,Y24,AA22,AA23,AA24*) input[4:0] in_S;
(*chip_pin AB23,AB24,AC24,AB25,AC25*) input[4:0] in_F;
(*chip_pin AB26,AD26,AC26,AB27,AD27*) input[4:0] in_M;
(*chip_pin AD17,AE17,AG17,AH17,AF17,AG18,AA14,AA17,AB16,AA16,AB17,AB15,AA15,AC17*) output[13:0] out_S;
(*chip_pin AD18,AC18,AB18,AH19,AG19,AF18,AH18,AB19,AA19,AG21,AH21,AE19,AF19,AE18*) output[13:0] out_F;
(*chip_pin V21,U21,AB20,AA21,AD24,AF23,Y19,AA25,AA26,Y25,W26,Y26,W27,W28*) output[13:0] out_M;
(*chip_pin H15,G16,G15,F15,H17,J16,H16,J15*) output[7:0] out_LED;
(*chip_pin M24,Y22,W21,W22,W25,U23,U24,G18,F22,E17,L26,L25,J22,H22*) output[13:0] out_WD;
wire clk1;
reg[5:0] count_S 6d0,count_F 6d0,count_M 6d0,count 6d60;
reg[5:0] tmp_S 6d0,tmp_F 6d0,tmp_M 6d0,tmp_WD 6d0;
reg[5:0] set_S 6d10,set_F 6d10,set_M 6d10;
reg[5:0] MB_S 6d0,MB_F 6d0,MB_M 6d0;
reg flag 1, flag1 1,flag2 0,flag3 0,flag4 1,flag5 1,flag6 1;
fenpin(clk,clk1);
always(negedge JS0) flag1 ~flag1;
always(negedge JS1,negedge JS2)
beginif(!JS1)beginflag2 1;flag3 0;endif(!JS2)beginflag2 0;flag3 1;end
end
always(negedge JS3)
beginflag6 ~flag6;
end
always(posedge clk1,negedge set1,negedge set2,negedge flag1)
begin//if(!flag1) beginif(flag2)begin tmp_S 6d0;tmp_F 6d0;tmp_M 6d0;tmp_WD 6d0;MB_S {1b0,in_S};MB_F {1b0,in_F};MB_M {1b0,in_M};flag5 1;endelse if(flag3)begintmp_S {1b0,in_S};tmp_F {1b0,in_F};tmp_M {1b0,in_M};tmp_WD 6d0;MB_S 6d0;MB_F 6d0;MB_M 6d0;flag5 0;endendelse if(!set2)beginset_S {1b0,in_S};set_F {1b0,in_F};set_M {1b0,in_M};count 6d60;flag 1;endelse if(!set1) begincount_S {1b0,in_S};count_F {1b0,in_F};count_M {1b0,in_M};count 6d60;tmp_S count_S;tmp_M count_M;tmp_F count_F;tmp_WD count_S;flag 1;endelsebeginif(flag6 0)beginif(flag5)beginif(flag4)beginif(tmp_M 59) begintmp_M 6d0;if (tmp_F 59)begintmp_F 6d0;if(tmp_S 23) tmp_S 6d0;else tmp_S tmp_S 1;endelse tmp_F tmp_F 1;endendelse tmp_M tmp_M 1;if ((tmp_S MB_S) (tmp_F MB_F) (tmp_M MB_M)) flag4 0;endelse beginif(flag4)beginif(tmp_M 6d0) beginif(tmp_F 6d0) beginif(tmp_S 6d0) flag4 0;elsebegintmp_S tmp_S - 1;tmp_F 6d59;endendelsebegintmp_F tmp_F - 1;tmp_M 6d59;endendelse tmp_M tmp_M - 1;endendendelse begin if(count_M 59) begincount_M 0;if (count_F 59)begincount_F 0;if(count_S 23) count_S 0;else count_S count_S 1;endelse count_F count_F 1;endelse count_M count_M 1;if ((count_S set_S) (count_F set_F) (count_M set_M)) count 6d0;if(count 6d60)begin count count 1;flag 0;endelse flag 1;tmp_S count_S;tmp_M count_M;tmp_F count_F;tmp_WD count_S;flag4 1;endend
end
show_LED(clk1,flag,out_LED);
show_SZ(clk1,tmp_S,out_S);
show_SZ(clk1,tmp_F,out_F);
show_SZ(clk1,tmp_M,out_M);
show_WD(clk,tmp_WD,out_WD);
endmodule分频模块
module fenpin(clk,clk1);
input clk;
output reg clk1;
reg[30:0] count;
always(posedge clk)
beginif (count 24999999) begincount 0;clk1 ~clk1;endelse count count 1;
end
endmoduleLED显示模块
module show_LED(clk,in,out);
input in,clk;
output reg[7:0] out;
parameter s0 3b000,s1 3b001,s2 3b010,s3 3b011,s4 3b100;
reg[2:0] cs,ns;always(posedge clk)
beginif(in) cs s4;else cs ns;
end
always(cs)
begincase(cs)s0:ns s1;s1:ns s2;s2:ns s3;s3:ns s4;s4:ns s0;endcase
end
always(cs)
begincase(cs)s0:out 8b10000001;s1:out 8b11000011;s2:out 8b11100111;s3:out 8b11111111;s4:out 8b00000000;endcase
end
endmodule时钟显示模块
module show_SZ(clk,count,out);
input clk;
input[5:0] count;
output reg[13:0] out;
always (posedge clk)
begincase(count)6d0:out 14b0000001_0000001;6d1:out 14b0000001_1001111;6d2:out 14b0000001_0010010;6d3:out 14b0000001_0000110;6d4:out 14b0000001_1001100;6d5:out 14b0000001_0100100;6d6:out 14b0000001_0100000;6d7:out 14b0000001_0001111;6d8:out 14b0000001_0000000;6d9:out 14b0000001_0000100;6d10:out 14b1001111_0000001;6d11:out 14b1001111_1001111;6d12:out 14b1001111_0010010;6d13:out 14b1001111_0000110;6d14:out 14b1001111_1001100;6d15:out 14b1001111_0100100;6d16:out 14b1001111_0100000;6d17:out 14b1001111_0001111;6d18:out 14b1001111_0000000;6d19:out 14b1001111_0000100;6d20:out 14b0010010_0000001;6d21:out 14b0010010_1001111;6d22:out 14b0010010_0010010;6d23:out 14b0010010_0000110;6d24:out 14b0010010_1001100;6d25:out 14b0010010_0100100;6d26:out 14b0010010_0100000;6d27:out 14b0010010_0001111;6d28:out 14b0010010_0000000;6d29:out 14b0010010_0000100;6d30:out 14b0000110_0000001;6d31:out 14b0000110_1001111;6d32:out 14b0000110_0010010;6d33:out 14b0000110_0000110;6d34:out 14b0000110_1001100;6d35:out 14b0000110_0100100;6d36:out 14b0000110_0100000;6d37:out 14b0000110_0001111;6d38:out 14b0000110_0000000;6d39:out 14b0000110_0000100;6d40:out 14b1001100_0000001;6d41:out 14b1001100_1001111;6d42:out 14b1001100_0010010;6d43:out 14b1001100_0000110;6d44:out 14b1001100_1001100;6d45:out 14b1001100_0100100;6d46:out 14b1001100_0100000;6d47:out 14b1001100_0001111;6d48:out 14b1001100_0000000;6d49:out 14b1001100_0000100;6d50:out 14b0100100_0000001;6d51:out 14b0100100_1001111;6d52:out 14b0100100_0010010;6d53:out 14b0100100_0000110;6d54:out 14b0100100_1001100;6d55:out 14b0100100_0100100;6d56:out 14b0100100_0100000;6d57:out 14b0100100_0001111;6d58:out 14b0100100_0000000;6d59:out 14b0100100_0000100;default:out 14b1111111_1111111;endcase
end
endmoduleshow_wd.v 模块
module show_WD(clk,in_s,out);
input clk;
input[5:0] in_s;
output[13:0] out;
reg[5:0] count_WD;
always(clk)
beginif(in_s 0 in_s 6d8 ) count_WD 6d20;else if (in_s 6d8 in_s 6d16) count_WD 6d25;else count_WD 6d18;
end
show_SZ(clk,count_WD,out);
endmoduletest.v 模块
if(flag6 0)beginif(flag5)beginif(flag4)beginif(tmp_M 59) begintmp_M 0;if (tmp_F 59)begintmp_F 0;if(tmp_S 23) tmp_S 0;else tmp_S tmp_S 1;endelse tmp_F tmp_F 1;endelse tmp_M tmp_M 1;if ((tmp_S MB_S) (tmp_F MB_F) (tmp_M MB_M)) flag4 0;endendelse beginif(flag4)beginif(tmp_M 0) beginif(tmp_F 0) beginif(tmp_S 0) flag4 0;elsebegintmp_S tmp_S - 1;tmp_F 6d59;endendelsebegintmp_F tmp_F - 1;tmp_M 6d59;endendelse tmp_M tmp_M - 1;endendendelse if(!flag1) beginif(flag2)begin tmp_S 0;tmp_F 0;tmp_M 0;tmp_WD 0;MB_S {1b0,in_S};MB_F {1b0,in_F};MB_M {1b0,in_M};flag5 1;endelse if(flag3)begintmp_S {1b0,in_S};tmp_F {1b0,in_F};tmp_M {1b0,in_M};tmp_WD 0;MB_S 0;MB_F 0;MB_M 0;flag5 0;endendelse
